电子课程设计

淮 海 工 学 院 课程设计报告书

课程名称： 电子技术课程设计 题 目： 多功能数字钟的设计 系（院）： 电子工程系 学 期： 06-07-1 专业班级： 电子041 姓 名： 孟贤果 学 号： 030411116

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1 1 引言

数字电子钟是用数字集成电路做成的现代计时器，与传统的机械钟相比，它具有走时准确（用高稳定度石晶体震荡器作时钟源）、显示直观（用液晶或荧光七段数码管显示器）、无机械传动装置等优点，因而广泛用于车站、码头、机场等公共场所。在控制系统中，也常用于作定时器时钟源。本课题是数字电路中计数（分频）、译码、显示及时钟脉冲震荡器等组合逻辑电路、时序逻辑电路和脉冲 产生电路的终合应用。

2数字钟的设计要求

本课题的主要任务主要有三个方面。其一是设计一个能以数字直接显示的时钟电路；其二是设计一个能自动进行时、分校准的时控制电路；其三是设计一个能自动正点报时的控制电路。整个系统主要由震荡器、计数器、译码显示电路、校时电路和报时电路五部分组成。各部分功能简单说明如下： （1） 震荡器：产生一标准秒脉冲信号；

（2） 计数器：将计数器做适当连接，实现秒、分、时计时功能；

（3） 译码和显示电路：将计数的BCD码转换成七段信号，用LED七段数管显示

出清晰直观的数字信号；

（4） 校时电路：对数字钟计时产生的误差进行校准； （5） 报时电路：计时到整点时驱动音响电路进行报时。

3数字钟的基本工作原理

时 分

时计数器 分计数器 二十四进制 六十进制

报 时 较 时 秒脉冲

电 路 电 路 发生器 秒 秒计数器 六十进制 图 1 数字钟原理框图

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数字钟的原理图如图1所示，它由震荡器、分频器、计秒电路、计分电路、计时电路、译码显示电路等组成。工作时，石英晶体震荡器产生频率稳定的脉冲信号，经过若干次分频，得到秒脉冲信号，并送计秒电路；当秒计时器计满60秒时， 输出秒进位信号，送计分电路；当分计时器计满60分时，输出分进位信号，送计时电路；当时计数器计满24小时后，时、分、秒计数器又自动复0。又开始新的一天计时。

4多功能数字钟电路设计思路

4.1主体电路的设计

主体电路主要实现的是时、分、秒的显示，震荡器能产生一个秒脉冲信号，用分频器提供电路所需的信号。下面介绍各功能部件或电路的设计。 4.1.1.震荡器

震荡器是数字钟的核心。震荡器的稳定度及频率的精度决定了数字钟计时的准确程度，所以通常选用石英晶体来构成震荡器电路。这里采用集成逻辑门、电阻R和石英晶体组成的时钟源震荡器，晶振频率可以根据实际情况选择，本次设计选用频率为2MHz的晶体，采用一级二分频电路，然后在进行100000分频获得标准脉冲。如图2

图2 振荡器电路图 4.1.2分频器

分频器的主要功能有两个:一是产生标准的秒脉冲;二是提供功能扩展电路所需要的信号.选用中规模集成电路2-5-10异步计数器74LS390三片可以完成上述功能.而要产生500HZ脉冲，需要5片74LS161.要产生1000HZ脉冲，同样需要5片74LS161.产生1s的脉冲，需要在2HZ后串联一个74LS161,产生0.5s脉

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冲，需要在2HZ后再串联一个74LS161.如图3所示:

图 3 分频器电路图

4.1.3时、分、秒计数器

分和秒计数器都是模M=60的计数器,采用中规模集成电路双十进制计数器至少需要2片,因为10图4 分秒计数器逻辑结构图

小时计数器是模M=24或M=12的计数,我们这次设计采用的是M=24的计数.其计数规律为00,01,02,„09,10„22,23.故可采用中规模集成电路十进制同步计数器74LS160两片与三输入的与非门(74LS,用于同步清0)来实现,其逻辑框图如图5所示:

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图5时、分、秒显示实现电路图

电路的实现过程是这样的：首先振荡器产生的 2M的信号，通过分频器得到1秒的秒脉冲，把它接到秒显示电路的CLK端，并在显像管上显示出来.当到计数器到59时通过与非门(与非门连接的是第一片的QA1和QD1端，第二片的QA2QC2端)实现分显示电路的计数.再通过另一个与非门接到两个秒显示电路的160的MR端，实现清零，以便秒显示电路再从零开始计数。同理，从秒显示电路进位的秒脉冲在分显示电路的显像管上显示出来,当分显示电路计数器计数到59时，通过与非门(与非门连接的是QA2Qc2和QA3QD3端)向时显示电路进位到时显示电路的CLK，通过另一个与非门清零。当分显示电路的秒脉冲进位到时显示电路的计数器时,从时显示电路的显像管显示出来,当计数到24时,通过与非门连接到两个74LS160的MR端,实现清零. 4.1.4译码显示电路

译码显示电路的作用是将时、分、秒计数器输出的4位2进制代码翻译,并示出相应的十进制数的状态,通常译码器与显示器是配套使用的,如果选择共阴极的发光二极管数码显示器BS201/BS202,则译码驱动器应选配74LS48,它们之间的连接如图6

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图6 译码显示电路图

4.2扩展电路设计

4.2.1校时电路

当接同电源或数字走时出现误差时,都需要校正时间.对校时电路的要求应是,在进行小时校正时不影响分和秒计数器的正常计数.图7所示电路是实现时、分、秒校准的参考电路.该电路由6个与非门和3个开关组成.校时信号正常工作时,开关K1,K2闭合,K3接门G5输入端,门G1,G2,G4关闭,门G3开启,秒脉冲通过门G3加至秒计数器个位.

当进行”时”校准时,K1断开、K2闭合K3接门G5输入端,秒脉冲通过门G1送入”时”计数器个位,实现快计数,一旦”时”校准后,即闭合K1,以切断秒信号与”时”计数器的直接联系.当进行”分”校准时,K2断开、K1闭合、K3接门G5输入端,其工作过程与”时”校准相同.当进行”秒”校准时,开关K1,K2闭合,K3接门G6输入端,门G4开启,0.5脉冲通过门G4,G3,使’秒”计数器计数速度提高一倍,实现”秒”校时,当”秒”校准后,开关K3接门G5输入端,数字钟即按校准后的时间工作,门G5,G6组成R-S触发器,是为了防止开关抖动.

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图 7 校准电路图

4.3 整点报时电路

4.3.1 整点报时电路工作工程介绍

整点报时电路要求在每个整点发出音响。因此，需要对每个整点进行时间译码，以其输出控制音响电路，其逻辑图如图 8 所示：

图8 整点报时电路图

若要在每一整点发出5低音1高音，可对59分50秒-59分59秒进行时间译码。从表6.1.1相应的计数器状态看出：59分时，a=QC4QA4QD3QA3=1;50秒时，

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b=QC2QA2=1;秒个位为0，2，4，6，8时，QA1=0,c=QA1非=1，Z1=abc=QC4QA4QD3QA3QC2QA2QA1（非）仅在59分 59秒 ，59分52秒，59分54秒，59分56秒，59分58秒时等于“1”，故可用 Z1作五次低音控制信号。

当计数器到59分59秒时，a=QC4QA4QD3QA3=1,d=QC2QA2QD1QA1=1,

因而，F=ad=1。把F接至D触发器的D端，其CP端加秒脉冲，则在数字钟再计一秒到整点时Z2=1，故可用Z2作一次高音控制信号。

用Z1控制低音、用Z2控制高音，经音响放大器放大，即可在59分50秒，59分52秒，59分54秒，59分56秒，59分8秒发出频率为500HZ的五次低音，而在0分0秒发出频率为1000HZ的一次高音，各次音响的时间均为一秒钟。若在整点鸣叫四次低音，其控制逻辑式可按其要求填写秒个位真值表和相应的卡若图求出。

4.3.2整点报时器计数状态

表一 报时计数器状态表 分时位 QD4QC4QB4QA4 0 1 0 1 分个位 QD3QC3QB3QA3 1 0 0 1 秒十位 QD2QC2QB2QA2 0 1 0 1 秒个位 QD1AC1QB1QA1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 5 总电路设计图

下面给出的是电路的逻辑结构图，如图

文件夹中：

9所示，具体的电路图另附在孟贤果

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图 9 总设计结构图

图10 总设计电路图

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6 元件清单

表二 管脚清单表 名称 74LS48 74LS160 71LS161 74LS390 电阻 晶体 与非们 非们 三极管 触发器 喇叭 七段数码管

规格 2M NPN 数量 6片 6片 12片 3片 7个 1个 19个 9个 1个 1个 1个 6片 7 实验心得

8 参考文献

[1] 阎石 .数字电子技术基础（第四版）. 北京：高等教育出版社，1997 [2] 欧阳星明.数字系统逻辑设计 北京：电子工业出版社，2004

[3] 梁宗善 .电子技术基础课程设计， 武汉：华中理工大学出版社，1995 [4] 彭介怀 .电子技术课程设计指导， 北京：高等教育出版社，1997 [5] 中国集成电路大全，编写委员会编写，北京：国防工业出版社，1985 [6] 黄永定. 电子线路实验与课程设计，北京：机械工业出版社，2005 [7] 陈大钦. 电子技术基础实验-电子电路实验.设计.仿真(第二版) [8] 曾兴文.高频电子线路，西安电子科技大学

[9] 罗四维．传感器应用电路详解．电子工业出版社，1993 [10] 康华光.电子技术基础.高等教育出版社.2002.

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[11] 宋春荣.通用集成电路速查手册.山东科学技术出版社.1995. [12] 赵保经.中国集成电路大全.国防工业出版社.1985.

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